我们的世界由微芯片驱动。得益于将晶体管节点缩小至纳米级的技术创新，我们拥有的几乎每一台设备现在都内置了芯片。随着对更小、更高性能且能耗更低的芯片的需求不断增长，尤其是面向AI应用的需求，芯片架构也在发生变化。IBM正在研究新的创新方法来构建这些器件，克服日益复杂的晶体管及其不断缩小的尺寸所带来的技术挑战。

基于这一目标，来自IBM和日本芯片制造商Rapidus的科学家宣布，他们在稳定构建2纳米工艺芯片方面达到了一个关键里程碑。通过使用两种不同的选择性纳米片层减薄策略，他们现在能够构建具有多阈值电压（即multi-Vt）的纳米片环栅晶体管，这使得芯片能够执行复杂计算而无需消耗过多能量。IBM Research在环栅晶体管技术领域处于前沿已超过15年，我们推动了其从单纳米线到堆叠纳米片的演进。纳米片比纳米线提供更好的静电控制，同时还能在给定面积内容纳更多晶体管。该团队发现，他们可以在不出现通常伴随这种构建方法的金属栅极边界问题的情况下实现这一点。他们今天在旧金山举行的年度IEEE国际电子器件会议（IEDM）上展示了这项新研究。

三年前，IBM Research的科学家展示了全球首个2纳米节点芯片；两年前，IBM与Rapidus建立了合作伙伴关系，以推进这项技术，使其达到能够大规模制造2纳米芯片的水平。凭借他们的新成果，这一合作使该努力向在本十年末之前生产这些芯片的目标迈出了关键一步。

Rapidus US, LLC总经理Kazuyuki Tomida还提到：“Multi-Vt技术是我们纳米片架构的关键组成部分。与IBM Research在IEDM会议上联合发表这篇技术研究论文，对Rapidus来说是一个重要的里程碑。这一成就增强了我们的信心，使我们能够实现先进IIM晶圆厂在北海道制造的目标。”

新问题，新解决方案

IBM Research先进逻辑技术总监Dechao Guo解释说，生产2纳米节点芯片不仅仅是将组件缩小的问题。与之前的行业标准FinFET晶体管相比，它还带来了独特的挑战。“为了实现2纳米技术的目标，我们需要针对多阈值电压的纳米片环栅架构的工艺解决方案，从而实现面向高性能计算的超低阈值电压，以及面向低功耗计算的更高阈值电压。”他说。

早在2017年，IBM的科学家发表了一篇论文，断言纳米片将使行业能够超越FinFET，构建更小、更高效的晶体管。采用这种构建方法，纳米片用薄硅片完全包围晶体管栅极，从而可以将更多晶体管封装到给定空间中。但它也带来了新的挑战。该团队现在展示了朝着下一代微芯片首个迭代版本迈出的重要一步。

“与上一代FinFET相比，纳米片是一种非常不同的结构，而且可能更复杂，”IBM Research高级技术 staff member Ruqiang Bao说。“我们提出的新生产工艺比之前使用的方法更简单，我们相信这将使我们的合作伙伴Rapidus更容易可靠地大规模制造采用2纳米纳米片技术的芯片。”

健康的边界

“在使用纳米片技术时，Multi-Vt带来了多重挑战，因此我们一直在逐一解决它们，”Bao说。多年来，他们取得了若干成果。他们在2019年IEDM上展示的前两个解决方案是：Tsus pinchoff和无体积multi-Vt。这些解决了由以下问题引起的问题：这是片到片间距，即Tsus，也就是任意两个纳米片之间的空间。Tsus用于替换金属栅极将材料图案化到芯片上。“Multi-Vt所需的材料厚度小于1 nm，并且该材料会扩散到下层结构中，因此使其基本上无体积，”Guo说。

2020年，该团队公布了双偶极集成，这为进一步降低两类半导体沟道的阈值电压提供了解决方案，这两类沟道分别称为n型和p型，具有不同的电学特性。这种方法突破了阈值电压限制，从而增强了单个晶体管性能，并提高了无体积multi-Vt的灵活性。在2023年IEDM上，Bao及其同事展示了双偶极集成所实现的一项应用：一种非常适合液氮冷却的晶体管，这可以提升器件性能，但大多数现有晶体管并非为应对这一点而构建。

他们在这篇新论文中解决的一个问题是，2 nm 纳米片技术的高晶体管密度意味着 N-P 空间（即 n 型和 p 型半导体沟道之间的距离）非常紧凑。在这个狭窄空间内，材料的薄层图案化可选择性地实现偶极材料，用于无体积多 Vt，充当牺牲层或多 Vt 的活性功函数金属。这一策略对于集成高 Vt 器件是必要的，而厚层图案化则定义低 Vt 器件。两者共同构成了晶体管中完整的多 Vt 器件组合。该团队使用了两种选择性层减薄（SLR）方法，分别命名为 SLR1 和 SLR2，以解决这些图案化技术带来的问题。

在这些芯片的某个功能单元中，N-P 空间宽度可能小于 40 nm，因此在图案化如此薄的层时，容纳金属栅极边界底切的余地更小，这可能会造成结构问题。在如此微小的尺度下，任何缺陷都可能对半导体性能产生巨大影响。研究人员还观察到，用于蚀刻芯片的等离子体离子可能会损伤栅极电介质，并意外增厚界面层，从而降低器件性能和可靠性。为解决这一问题，他们开发了一种新的蚀刻工艺。随后，利用 SLR1，薄层（无论是薄牺牲层还是薄活性功函数金属层）解决了功能材料在这两个晶体管之间微小空间中被底切的问题。

通过 SLR2，他们解决了厚功函数金属出现的类似底切问题。在实验中，他们证明可以仅在 N-P 空间内减薄材料，同时避免栅极本身下方的底切。

研究人员表示，这些策略共同强化了纳米片多 Vt 技术作为本十年内 FinFET 可能替代方案的地位。

Guo 表示：“这项创新使我们能够满足纳米片架构制造的严苛要求，这是 FinFET 架构无法实现的。我们的目标是开发并验证这种多 Vt 生产技术，并将其转移给 Rapidus 用于制造。”

注释

• 注释 1：IBM Research 在环栅晶体管技术领域处于前沿已超过 15 年，我们推动了其从单纳米线到堆叠纳米片的演进。纳米片比纳米线具有更好的静电控制能力，同时还能在给定面积内集成更多晶体管。↩︎

• 注释 2：这是片间间距，即 Tsus，任意两个纳米片之间的空间。↩︎

转载声明：本文为转载整理，原文版权归原作者及原站点所有。

原文来源：IBM Research Blog

原创地址：https://research.ibm.com/blog/rapidus-ibm-move-closer-to-scaling-out-2-nm-chip-production