导语

过去很长时间里，封装在芯片产业链中扮演的是“后勤”角色：芯片设计完成、晶圆制造下线，最后交给封测厂装进壳子里，能焊到 PCB 上就算完成任务。但在企业级计算场景中，这个认知正在被推翻。当单颗芯片的晶体管数量逼近光罩极限、当 HBM 需要与逻辑 die 靠得足够近、当 Chiplet 成为大芯片的主流架构，封装不再只是“把芯片包起来”，而是直接决定性能上限、功耗表现和成本结构的关键环节。

本文围绕封装类型、基板、硅中介层、TSV、Chiplet 集成等方向，梳理从 FCBGA 到 2.5D/3D 的技术演进逻辑，并讨论先进封装对企业级芯片竞争力与封测供应链格局的影响。

一、封装为什么突然变得重要

要理解封装的地位变化，先要理解企业级芯片面临的三个硬约束。

第一是面积约束。光刻机的单次曝光视场有限，芯片 die 不能无限做大。当一颗芯片的功能需求超过单 die 可承载的规模时，要么缩小制程（越来越贵、越来越难），要么把多颗 die 拼起来——这就把问题从“制造”转移到了“封装”。

第二是带宽约束。企业级负载，尤其是 AI 训练与推理、内存数据库、高性能网络，对内存带宽和互连带宽的需求增长快于算力本身。HBM 之所以成为标配，是因为它把内存 die 堆叠起来并通过极短的互连路径与逻辑 die 通信，而这套方案能否成立，取决于封装能不能提供足够密的走线和足够短的通道。

第三是功耗与信号完整性约束。速率越高，单位距离的传输损耗越大。把两颗 die 放得越近，驱动信号所需的能量就越少。封装在这里不是被动容器，而是主动参与电气性能设计的部分。

三个约束叠加，封装从“成本项”变成了“性能项”，也变成了“差异化项”。

二、从 FCBGA 说起：企业级芯片的“标准底座”

FCBGA（Flip Chip Ball Grid Array，倒装焊球栅阵列）是当前企业级 CPU、GPU、交换芯片最主流的封装形式。它的基本结构可以拆成几层理解：

• 芯片与基板的连接：芯片正面朝下，通过凸点（bump）直接焊接到基板焊盘上，取代了早期引线键合（Wire Bond）的细金线。倒装的好处是互连密度更高、路径更短、散热路径更直接。
• 封装基板：这是 FCBGA 的核心成本与技术门槛所在。基板本质是一块高密度多层 PCB，承担芯片与主板之间的扇出、供电分配和信号重分布。层数、线宽线距、材料（如 ABF 载板）决定了它能支撑多少 I/O 和多高的信号速率。
• 焊球与 PCB 连接：底部球栅阵列把封装焊到主板，球间距通常在数百微米量级，远大于芯片侧的凸点间距。

FCBGA 的价值在于成熟、可靠、可量产，且能支撑相当大的封装尺寸。企业级芯片动辄几千个引脚、上百瓦甚至数百瓦功耗，FCBGA 是经过长期验证的载体。

但 FCBGA 也有天花板。当芯片侧凸点间距缩小到一定程度，基板的线宽线距就成了瓶颈：信号从芯片出来，要先在基板里“绕路”才能扇出到焊球，这段绕路带来的寄生参数和损耗，在高带宽场景下不可忽视。更关键的是，如果两颗 die 想通过基板互连，走线要穿过整个基板，延迟和功耗都远高于把它们放在同一块硅上。

这就是 2.5D 和 3D 封装要解决的问题。

三、2.5D：硅中介层与 TSV 的登场

2.5D 封装的典型结构，是在芯片和基板之间插入一层硅中介层（Silicon Interposer）。

中介层的材料是硅，上面用半导体工艺做出高密度的金属走线和TSV（Through-Silicon Via，硅通孔）。TSV 是穿透硅片的垂直导电通道，作用是把中介层正面的信号引到背面，再连到下方基板。

这套结构带来的变化是实质性的：

• 互连密度跃升。中介层上的走线用前道工艺制造，线宽线距远小于封装基板，可以支撑 HBM 与逻辑 die 之间成千上万根并行通道。
• 互连距离缩短。多颗 die 并排放在同一块中介层上，彼此之间的通信路径从“穿过基板”变成“在同一块硅上走一小段”，延迟和功耗显著下降。
• HBM 的物理基础。HBM 本身是 3D 堆叠的 DRAM，而 HBM 与 GPU/加速器之间的连接，通常正是通过硅中介层完成的。没有 2.5D，HBM 的带宽优势很难兑现。

代价同样明显。硅中介层需要额外的晶圆级制造工序，TSV 的刻蚀、填充、减薄都是高难度步骤，良率风险随面积增大而放大。中介层面积越大，成本越高，且一旦其中任一环节出问题，整块封装可能报废。这也是为什么 2.5D 方案长期集中在高价值产品上。

四、3D：把 die 真正叠起来

如果说 2.5D 是“并排 + 中介层”，3D 封装就是“垂直堆叠”。

3D 封装的核心手段包括 TSV 直接穿透 die、微凸点（micro bump）或混合键合（Hybrid Bonding）实现 die 与 die 之间的面对面连接。它的优势在于：

• 互连长度进一步缩短，带宽密度可以做到比 2.5D 更高；
• 占用面积更小，在同样封装尺寸下能塞进更多功能；
• 异构集成更自然，不同工艺节点、不同功能的 die 可以叠在一起。

但 3D 封装的挑战也更严峻。堆叠带来的散热问题非常突出：中间层的 die 热量难以导出，热密度可能超过风冷甚至部分液冷方案的承受范围。此外，堆叠良率是乘法关系——每层良率相乘，整体良率下降很快，因此对 Known Good Die（已知合格裸片）的测试要求极高。

在企业级场景中，3D 封装目前更多出现在 HBM 这类存储器堆叠，以及部分高带宽缓存/互连场景。逻辑 die 之间的大规模 3D 堆叠，仍处于逐步导入阶段。依据现有素材判断，3D 封装的规模化落地节奏，取决于散热方案、测试覆盖率和成本三者能否同时改善。

五、Chiplet：封装从“后道”变成“架构的一部分”

Chiplet（芯粒）是把一颗大芯片拆成多颗小 die，再通过先进封装重新集成为一个系统。它的驱动力有三点：

1. 良率经济性。小 die 的良率显著高于大 die，把大芯片拆小可以降低单位成本。
2. 异构灵活性。计算 die 用先进制程，I/O die 用成熟制程，模拟/电源管理用更成熟的节点，各取所需。
3. 复用性。同一颗 I/O die 或互连 die 可以跨产品线复用，缩短设计周期。

Chiplet 与先进封装是共生关系。Chiplet 之间的互连（业内常称为 Die-to-Die 互连）需要高带宽、低延迟、低功耗的物理通道，这正是 2.5D 中介层或 3D 堆叠要提供的。换句话说，Chiplet 把封装从“后道工序”拉进了“架构设计”的范畴：封装方案的选择，会反过来影响 die 的划分方式、接口协议和功耗预算。

这也带来新的问题：互连标准尚未完全统一，不同厂商的 Chiplet 能否互通，取决于接口协议和封装工艺的兼容性。生态碎片化是 Chiplet 大规模普及前必须跨过的门槛。

六、先进封装对性能、功耗与成本的影响

把前面的技术线索收拢，先进封装对企业级芯片的影响可以归纳为三条主线。

性能：封装决定了内存带宽和 die 间带宽的上限。2.5D/3D 通过缩短互连距离、提高走线密度，让 HBM 和 Chiplet 的带宽优势得以释放。封装不再是性能的“损耗项”，而是性能的“使能项”。

功耗：更短的互连意味着更小的驱动能量。在同等带宽下，硅中介层和 3D 堆叠的能效通常优于长距离基板走线。但另一方面，堆叠带来的散热压力会推高冷却成本，这部分功耗账要算在系统层面。

成本：先进封装的成本结构与传统封装完全不同。硅中介层、TSV、混合键合都属于高投入工序，且良率损失会直接放大成本。因此先进封装目前主要用在高单价产品上。Chiplet 的意义之一，正是用“封装成本上升”换取“die 成本下降”，最终在系统层面取得平衡。是否划算，取决于产品定位和产量规模。

七、封测产能与供应链格局

先进封装的另一个现实问题是产能。

传统封测属于相对成熟的环节，产能弹性较大。但 2.5D/3D 封装涉及晶圆级工序、TSV、中介层制造和复杂组装，其产能扩张周期长、资本开支大，且高度依赖少数具备能力的厂商。当 AI 加速器需求集中爆发时，先进封装产能很容易成为整条链的瓶颈——这一点在近年的行业讨论中已被反复提及。

从供应链格局看，几个趋势值得关注：

• 垂直整合加深。部分芯片设计厂商开始自建或深度绑定封装产能，以确保关键产品的交付节奏。
• 封测厂向先进封装升级。传统 OSAT（外包封测）厂商在加大 2.5D/3D 投入，试图从“后道代工”转向“先进集成服务”。
• 基板与中介层供应紧张。ABF 载板、硅中介层等关键材料的产能，长期处于偏紧状态，是供应链上的隐性瓶颈。
• 区域化布局。在地缘与供应链安全考量下，先进封装产能的地理分布正在被重新规划。

依据现有素材判断，先进封装产能的紧张不会在短期内彻底缓解，它更可能成为企业级芯片竞争中的一个长期变量。

八、趋势判断

综合来看，封装技术在企业级芯片中的角色还会继续上升，几个方向值得持续观察：

1. 2.5D 仍是主力，3D 逐步渗透。在中短期内，硅中介层方案仍是高带宽产品的主流选择；3D 堆叠会先在存储和特定互连场景扩大应用。
2. 混合键合是关键变量。它决定了 3D 堆叠能做到多细的间距、多高的带宽密度，也决定了成本能否下降。
3. Chiplet 推动接口标准化。互连标准的成熟度，将直接影响 Chiplet 生态能否从“单厂商自用”走向“跨厂商协作”。
4. 封装与散热的协同设计。当功耗密度继续上升，封装方案必须与冷却方案一起设计，而不是各自为政。
5. 产能与供应链成为战略议题。先进封装的能力分布，会在很大程度上影响企业级芯片的交付能力和竞争格局。

结论

从 FCBGA 到 2.5D/3D，封装技术的演进逻辑其实很清晰：当制程微缩的边际收益下降、当带宽和能效成为企业级芯片的核心指标，产业就必须在“如何把多颗 die 高效地连在一起”上寻找新的空间。FCBGA 提供了成熟的底座，硅中介层与 TSV 打开了高密度互连的大门，3D 堆叠把集成度推向新高度，而 Chiplet 则把封装变成了架构设计的一部分。

对企业级芯片而言，封装不再是收尾工序，而是决定性能、功耗与成本的关键设计维度；对产业链而言，先进封装产能与技术能力，正在成为新的竞争壁垒。谁能把封装、制程、散热和供应链协同好，谁就更有可能在下一轮企业级计算竞争中占据主动。

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