导语

当摩尔定律逐渐从“每两年翻一番”的节奏放缓为“每两年挤一点”，先进制程的物理极限与经济效益问题被同时摆上台面。晶体管越做越小，漏电、发热、量子隧穿等效应愈发难以驯服；与此同时，能负担得起最先进制程研发与建厂成本的厂商越来越少。在这样的背景下，Chiplet（芯粒）与先进封装被反复提及，甚至被部分从业者视为“后摩尔时代”的可行出路。但它究竟是权宜之计，还是半导体产业的结构性转向？本文尝试从技术、成本、标准与产业格局几个维度展开讨论。

一、先进制程的“物理墙”与“经济墙”

先进制程的推进，长期依赖两个引擎：一是晶体管结构的革新，例如从平面 MOSFET 到 FinFET，再到环绕栅极（GAA）结构；二是光刻技术的迭代，尤其是极紫外光刻（EUV）的引入。但这两条路径都在逼近各自的边界。

从物理层面看，晶体管沟道长度继续缩短后，短沟道效应、漏电流与器件间变异愈发难以控制。量子隧穿使得栅极对沟道的控制力下降，功耗与发热问题随之放大。即便采用新材料与新结构，单位面积的性能提升幅度也在收窄。

从经济层面看，先进制程的研发与产线投入呈指数级上升。一座先进制程晶圆厂的投资动辄数百亿美元，且只有极少数厂商能够持续跟进。更关键的是，并非所有芯片都需要最先进制程——大量模拟、射频、电源管理、I/O 类电路在成熟制程上反而更具成本与可靠性优势。这就引出一个核心矛盾：如果只有一部分电路真正需要先进制程，那么把整颗芯片都塞进最先进节点，是否划算？

Chiplet 的思路，正是对这一矛盾的直接回应。

二、Chiplet 是什么，为什么被寄予厚望

Chiplet 的核心思想，是把传统上单颗大芯片（Monolithic Die）拆分为多个功能独立、可分别制造的小芯片，再通过先进封装技术将它们集成在一起，形成一个系统级封装（SiP）。这些芯粒可以是不同工艺节点、不同材质、甚至来自不同厂商的裸片。

它被寄予厚望，主要基于几点逻辑：

• 良率与成本：大芯片的良率随面积增大而快速下降，因为单个缺陷就可能导致整颗芯片报废。拆成小芯粒后，单颗芯粒面积减小，良率提升，坏一颗只损失一颗小芯粒，而非整颗大芯片。
• 异构集成：不同功能模块对制程的需求不同。计算核心可以用最先进节点，I/O、模拟、存储控制器则可以用成熟节点，从而在性能与成本之间取得平衡。
• 复用与迭代：芯粒可以像积木一样复用，缩短设计周期，加快产品迭代。
• 突破光罩尺寸限制：单颗芯片的曝光面积受光罩尺寸限制，而通过先进封装集成多个芯粒，可以突破这一物理约束，做出更大规模的系统。

这些优势，使得 Chiplet 在服务器 CPU、AI 加速芯片以及国产芯片等对算力、成本与供应链弹性高度敏感的领域，尤其受到关注。

三、先进封装：Chiplet 的“基础设施”

Chiplet 能否落地，很大程度上取决于先进封装技术。芯粒之间的互连密度、带宽、延迟与功耗，直接决定了集成后的系统性能。目前主流的先进封装路径包括 2.5D 封装与 3D 封装：前者通过中介层（Interposer）实现芯粒间的高密度互连，后者则通过堆叠实现垂直方向的集成。

先进封装的价值在于，它把“系统集成”的一部分责任从晶圆制造转移到了封装环节。这意味着，即便制程推进放缓，通过封装层面的创新，仍有可能获得系统级的性能提升。这也是为什么近年来“先进封装”被反复与“先进制程”并列讨论。

但先进封装同样面临挑战：中介层成本高、产能有限、热管理复杂、测试与良率控制难度大。封装环节的良率损失，可能部分抵消芯粒拆分带来的良率收益。因此，Chiplet 并非“免费的午餐”，而是一套需要整体权衡的工程方案。

四、UCIe 标准：从“各自为战”到“互联互通”

Chiplet 早期的一个现实问题是：不同厂商的芯粒之间缺乏统一的互连标准，导致“芯粒复用”更多停留在同一厂商内部。UCIe（Universal Chiplet Interconnect Express）的出现，正是为了推动跨厂商、跨工艺的芯粒互连标准化。

UCIe 试图定义芯粒之间的物理层、协议层与软件层接口，使得不同来源的芯粒能够在封装层面协同工作。如果这一标准能够被广泛采纳，理论上会催生一个类似“芯粒市场”的生态：厂商可以像采购 IP 一样采购芯粒，专注于自己最擅长的模块。

不过，标准的落地从来不是纯技术问题。它涉及知识产权、商业模式、供应链信任与利益分配。依据现有素材判断，UCIe 目前仍处于生态构建阶段，其实际影响力取决于主要厂商的参与深度与产品化节奏。标准能否真正打破壁垒，仍需时间检验。

五、对服务器 CPU、AI 芯片与国产芯片的影响

服务器 CPU 是最早、也最积极拥抱 Chiplet 的领域之一。服务器 CPU 核心数量多、面积大，对良率与成本极为敏感。通过把计算核心与 I/O 芯粒分离，厂商可以在计算核心上使用先进制程，在 I/O 上使用成熟制程，从而优化整体成本。同时，多芯粒设计也便于按核心数灵活扩展产品线。

AI 芯片 对算力与内存带宽的需求极为迫切。AI 加速器往往需要集成大量计算单元与高带宽内存（HBM），而 HBM 与逻辑芯粒的集成，本身就依赖 2.5D/3D 先进封装。Chiplet 思路与 AI 芯片的架构需求高度契合，因此在这一领域被广泛采用。可以说，AI 芯片是先进封装与 Chiplet 技术最重要的落地场景之一。

国产芯片 面临的处境更为复杂。在先进制程获取受限的背景下，通过 Chiplet 与先进封装，把成熟制程芯粒组合出更高系统性能，被视为一条值得探索的路径。它不能完全替代先进制程，但可以在一定程度上缓解“单点制程受限”的压力。当然，这条路径同样依赖先进封装能力、芯粒互连标准与设计工具链的配套，并非一蹴而就。

六、Chiplet 是出路，但不是唯一出路

回到标题的问题：Chiplet 是不是出路？

更准确的说法或许是：Chiplet 是先进制程逼近极限后，产业在“继续缩小晶体管”之外，开辟的一条系统级集成路径。 它不否定先进制程的价值，而是把创新重心从“单颗芯片的制程微缩”部分转移到“多颗芯片的封装集成”。

它的价值体现在几个层面：在成本与良率上提供缓冲，在异构集成上提供灵活性，在供应链上提供一定的弹性。但它也带来新的挑战：封装成本、热管理、测试复杂度、标准碎片化与生态协同。

因此，Chiplet 更像是一种“组合拳”中的关键一招，而非包治百病的银弹。未来的高性能芯片，很可能是先进制程、先进封装、Chiplet 架构与软硬件协同共同作用的结果。对于服务器 CPU、AI 芯片与国产芯片而言，能否用好这套组合拳，取决于对自身需求、成本结构与供应链现实的清醒判断。

结语

摩尔定律的放缓，并不意味着半导体创新的终结，而是创新方向的转移。当晶体管微缩的边际收益递减，产业自然会把目光投向封装、互连、架构与系统集成。Chiplet 与 UCIe 所代表的，正是这种从“单点突破”走向“系统协同”的趋势。

它是不是终极答案，目前尚无定论。但可以确定的是，在先进制程逼近物理与经济双重极限的当下，Chiplet 已经成为一条无法被忽视的路径。至于这条路能走多远，取决于标准、生态与工程实践的共同演进。

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