ITPub博客

首页 > 嵌入式/内核开发 > 嵌入式/内核开发 > 最新龙芯2J处理器数据手册/datasheet

最新龙芯2J处理器数据手册/datasheet

嵌入式/内核开发 作者:一牛科技 时间:2020-12-18 11:46:32 0 删除 编辑

龙芯2J的芯片整体架构基于两级互连实现,结构如图1.1所示。第一层互连采用2x2的交叉开关,连接CPU、二级Cache模块(作为从设备)、以及两个千兆以太网控制器等。第二级互连采用2x3的交叉开关,连接2级Cache模块(作为主设备),DDR2内存控制器、低速高速I/O(包括PCI、LPC、spi、PS/2 等)以及芯片内部的控制寄存器模块。两级互连开关都兼容AXI 协议,采用读写分离的数据通道,数据通道宽度为128位,工作在与处理器核相同的频率,可提供高速的片上数据传输。


芯片特点:

1、片内集成一个64位的四发射超标量GS464高性能处理器核;

2、处理器核流水线采用四发射动态超标量,9-10级的超流水线结构,支持寄存器重命名、动态调度、分支预测和其它的乱序执行技术;

3、处理器核包括2 个全流水的64 位双精度浮点乘加部件;

4、处理器核包含64KB 数据 Cache 和64KB 的指令Cache;

5、兼容IEEE754 标准的浮点单元,支持全流水的浮点加减、乘法、乘加等运算,支持硬件除法和开平方根运算,浮点单元还支持龙芯多媒体指令;

6、64 项JTLB(Joint TLB),每个表项以奇/偶页成对组织,记录4KB-4MB页大小的共128个页面,页大小可动态变化。TLB中通过执行保护位防止缓冲区溢出攻击;

7、16项独立的指令TLB,提高指令地址映射的效率;

8、分离的64KB 一级指令Cache 和64KB 一级数据Cache,四路组相联结构,块大小为 32 字节;

9、片内集成1MB 二级Cache;

10、片内集成64 位400MHz 的DDR2/3 控制器;

11、片内集成2 个10M/100M/1000M 自适应以太网控制器;

12、片内集成32位100MHz PCIX/66MHz PCI;集成32位PCI/PCI-X 总线控制器,符合PCI-X 1.0B 规范,兼容PCI2.3;

13、最高800MHz 的主频,可动态调节频率,支持动态功耗管理;

14、片内集成一个LPC、一个PS/2、一个UART 和一个SPI 接口;

15、采用31mm x31mm的WB CBGA500 封装形


资料下载地址:一牛网论坛

来自 “ ITPUB博客 ” ,链接:http://blog.itpub.net/69958769/viewspace-2743315/,如需转载,请注明出处,否则将追究法律责任。

请登录后发表评论 登录
全部评论

注册时间:2019-12-31

  • 博文量
    47
  • 访问量
    36215