1 小系统外部电路要求

1.1 Clocking 电路

Hi3511/Hi3512 系统时钟从 XIN 管脚输入，供给内部的 PLL 电路，由时钟管理模块产生系统内部所需要的相关时钟。Hi3511/Hi3512 的时钟管理模块框图如图 1-1 所示

设计系统时钟电路时，有 2 种方式可以选择：

通过芯片内部的反馈电路与外部的 27MHz 晶体振荡电路一起构成系统时钟。

直接由外部的时钟电路产生时钟，通过 XIN 管脚输入。

除了系统时钟外，Hi3511/Hi3512 还通过以下时钟管脚来满足不同模块的时钟需求：

XIN24 管脚输入 24MHz 时钟，提供 OTG 时钟。

VInCK（n=0～3）管脚输入视频数据同步时钟，提供视频 Vin（n=0～3）通道时钟，频率 13.5MHz～85MHz。

RTCXIN 管脚输入 32.768kHz 时钟，提供 RTC 时钟。

PCICLK 管脚配置为输入时，可以提供 PCI 接口的时钟，频率 0MHz～66MHz。

Hi3511/Hi3512 的 PCICLK 支持主从模式，具体描述请参见《Hi3511/Hi3512 H.264编解码处理器 用户指南》。

推荐晶振连接方式及器件参数如图 1-2 所示。

1.2 复位和 Watchdog 电路

Hi3511/Hi3512 的 RSTN 管脚为复位输入管脚，要求的复位信号为低电平脉冲，脉冲宽度时间大于 12 个 XIN 管脚输入的晶振时钟周期。

板级设计时，为了系统稳定，建议采用专用的复位芯片产生复位信号，用于复位Hi3511/Hi3512（一般复位脉冲宽度为 100ms～300ms）。

系统异常时，Hi3511/Hi3512 可以通过 WDGRST 管脚产生低电平脉冲，因此可以把WDGRST 管脚连接到系统复位上来复位整个系统。需要注意的是，WDGRST 管脚为OD 输出，必须外置上拉电阻。

复位和 Watchdog 典型设计电路如图 1-3 所示

1.3 JTAG Debug 接口

Hi3511/Hi3512 JTAG 接口符合 IEEE1149.1 标准。PC 可通过此接口连接 Multi-ICE 仿真器，调试 ARM CPU。JTAG Debug 接口信号如表 1-1 所示。

表1-2 TESTMODE0 模式说明

JTAG 连接方式及标准连接器管脚定义如图 1-4 所示。

1.4 Power Supply 电路

Hi3511/Hi3512 芯片电源需求如表 1-3 所示。

所有的模拟电源与数字电源之间都需要通过磁珠隔离。

模拟电源对应的模拟地与数字地之间用磁珠隔离。

当不使用 USB2.0 OTG 模块时，OTG 模拟电源和模拟地 OTGVDDA33、OTGVSSA33 可以悬空；数字电源 OTGVDD12 和 OTGVSS 不能悬空，需要分别连接到 1.2V 电源和地。

当不使用 RTC 模块时，RTCBATT 管脚可以悬空。

建议电源设计时功耗按照 30%降额设计。

每 2 个电源管脚需要放置至少 1 个 100nF 的去耦电容，每个电源可根据管脚数量放置至少 1 个 10μF 的滤波电容。

1.5 中断和 GPIO 管脚

1.5.1 中断

Hi3511/Hi3512 内部有 32 个中断源，详细的中断向量表请参见《Hi3511/Hi3512 H.264编解码处理器 用户指南》。其中中断向量 6（GPIO0）、中断向量 7（GPIO1）、中断向量 8（GPIO2～7 组合中断请求）用于响应 GPIO 中断，中断向量 22 用于响应 INTRN中断。可以根据单板需求进行芯片外部中断设计。

Hi3511/Hi3512 的 GPIO 中断有以下特点：

可以控制中断源的组合、极性及边沿特性。

可以将中断配置成 IRQ 或 FIQ 模式。

可以屏蔽中断。

支持原始中断源查询和屏蔽后中断源状态查询。

1.5.2 GPIO 管脚

Hi3511 和 Hi3512 分别有 8 组 GPIO 管脚和 10 组 GPIO 管脚，每组有 8 个可编程的 I/O管脚。每个 GPIO 管脚均可以配置为输入、输出或者 OD 输出，具体情况如下：

GPIO 作为输入管脚时可以用作外部中断源。

GPIO 作为输出管脚时可以按位输出 0 或 1。

GPIO 作为 OD 输出时，需要外加上拉电阻。

GPIO 管脚均与其他功能管脚复用，具体复用关系和配置选择请参见《Hi3511/Hi3512 H.264 编解码处理器 用户指南》。

上电时默认为 GPIO 的管脚缺省定义为输入管脚。

2 原理图和 PCB 设计建议

2.1 PCI 总线接口

2.1.1 特点

Hi3511/Hi3512 PCI 总线符合 PCI2.3 总线标准，并兼容 miniPCI 接口协议，具体信号管脚及功能描述请参见《Hi3511/Hi3512 H.264 编解码处理器 用户指南》中有关 PCI 接口的内容。

Hi3511/Hi3512 可工作在 PCI 总线 Host 和 Device 两种模式下。

Hi3511/Hi3512 PCI 总线特点如下：

总线位宽为 32bit，总线时钟频率最高可以支持 66MHz。

支持 PCI Host 模式。

− 支持 INTA 和 INTB 两个中断输入。

− 支持 memory read/write 和 configuration read/write 命令，配置访问时可支持Type0 和 Type1 配置命令。

− 内建 PCI 总线仲裁器，且最多支持 5 个 PCI 设备的总线仲裁。

支持 PCI Device 模式。

− 仅支持 PCI_INTA 产生中断请求。

− 支持 memory read/write、I/O read/write 和 configuration read/write 命令。

− 支持 PCI 侧到 AHB 侧的地址翻译。

支持用户可编程的 doorbell 中断。

支持用户可编程的 doorbell 中断。

支持对 memory 的 prefetchable 访问和 non-prefetchable 访问。

2.1.2 原理图设计建议

在设计原理图时需要注意：PCI 总线信号根据功能来分，可以分为电源、时钟复位、数据地址、接口控制及报错、仲裁、中断请求几种信号。

2.1.2.1 PCI Host 模式

Hi3511/Hi3512 工作在 PCI Host 模式时，Hi3511/Hi3512 提供总线仲裁，响应处理 PCI中断。

电源设计

Hi3511/Hi3512 支持 3.3V 的 PCI 工作接口电压，可以承受 5V 的电压信号。直接挂在Hi3511 PCI 总线上的设备都必须满足 3.3V 的工作电压。如果需要兼容 5V 的环境，可以通过兼容 5V/3.3V 环境的 PCI 桥片电路或者总线开关器件进行外扩。

Hi3511/Hi3512 PCI 最多直接外挂 5 个设备。如需要外挂更多设备，或者总线环境比较复杂时，需要通过桥片进行多级 PCI 总线设计。

时钟 PCI_CLK/复位 PCI_RST 

Hi3511/Hi3512 PCI 总线时钟频率为 0MHz～66MHz，该时钟可以由 Hi3511/Hi3512 芯片内部产生。当外接设备超过 2 个时，需要加时钟驱动电路分别驱动每个设备。

PCI_CLK 也可以由外部的时钟电路提供（图 2-1 中的虚线部分），分别供给Hi3511/Hi3512 和外接的设备。

PCI_RST 由 Hi3511/Hi3512 发起，分别连接到各个 Device 上，不需要做特殊处理。

PCI_CLK 参考设计如图 2-1 所示。

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